HDL 发表于 2010-6-28 00:05:48

加法器的流水线:3级加法器形成流水线结构,时钟上怎么控制

3级加法器形成流水线结构,时钟上怎么控制

因为不可能3级加法器同时工作,这样前2个时钟周期内第3级加法器的输入都是无效数据,自然输出也都是无效数据。如何同步的依次控制3级加法器使之有效数据到来时才开始工作

FFT 发表于 2010-6-28 01:35:24

??<br>
帮你*******吧<br>
不过既然流水线<br>
怎么会在前两个周期内第三级输入无效呢<br>
在前一个,输入的是前前一个的有效数据吧<br>
<br>

FFT 发表于 2010-6-28 03:21:54

原帖由 LOONG 于 2006-9-21 11:07 发表<br>
??<br>
帮你*******吧<br>
不过既然流水线<br>
怎么会在前两个周期内第三级输入无效呢<br>
在前一个,输入的是前前一个的有效数据吧 刚开始工作时数据只是到达第一级加法器,后两级加法器当然没有数据,如果是在同一时钟控制下同时开始工作那么第三级 不就是无效的输出吗?

usd 发表于 2010-6-28 04:01:34

要实现 在第一个时钟就输出 有效值 ..<br>
好想不太可能吧

ngtim 发表于 2010-6-28 04:35:23

流水线肯定刚开始要浪费掉两个周期的啊<br>
时间长了总体上才能显示出优势

usb 发表于 2010-6-28 05:18:24

原帖由 lpman2005 于 2006-9-21 10:55 发表<br>
我想用3级加法器形成流水线结构,时钟上怎么控制?<br>
因为不可能3级加法器同时工作,这样前2个时钟周期内第3级加法器的输入都是无效数据,自然输出也都是无效数据。如何同步的依次控制3级加法器使之有效数据到来时 ... 流水线的结构限定了其输出的前(n-1)个(n为流水线级数)数据为无效数据,而且其数据结尾的输出也将滞后于输入端(n-1)个周期,可以在输出端加一小模块实现去除前(n-1)个数据实现无差错输出(注:也可以用延时实现,不过时序就会显得比较乱了)。<br>
<br>
说的不对的地方,请高手指正

ICE 发表于 2010-6-28 06:44:54

刚开始的时候肯定是无效的啊

inter 发表于 2010-6-28 07:33:03

流水线的结构限定了其输出的前(n-1)个(n为流水线级数)数据为无效数据,而且其数据结尾的输出也将滞后于输入端(n-1)个周期,可以在输出端加一小模块实现去除前(n-1)个数据实现无差错输出(注:也可以用 ... 请问一下去除无效数据的模块大概是怎么实现的呢?

UFP 发表于 2010-6-28 08:09:05

1. 要用流水线,显然你的数据量比较大,而且要求速度高。也就是通常在每一个时钟有持续不断的数据输入。<br>
2. 你可以加一个 数据有效的输入端,这个信号也同样经过3级流水线, 当对应输出上的信号有效时,得到的结果有效。

VVIC 发表于 2010-6-28 09:54:25

原帖由 dianzi 于 2006-9-21 14:49 发表<br>
2. 你可以加一个 数据有效的输入端,这个信号也同样经过3级流水线, 当对应输出上的信号有效时,得到的结 ... 能说得稍微详细点儿吗?不太明白。
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