longtim 发表于 2010-6-27 23:14:48

在verilog里边调用不同文件里边的模块使用'include就可以了，可是vhdl怎么办？

在verilog里边调用不同文件里边的模块使用'include就可以了，可是vhdl怎么办？ <br>
例如工作路径work里边有目录module1,module2,module3，每个目录下有若干设计，例如module1下边有de1.vhd,de2.vhd,其中de1是数据类型的定义，我要使用module1,module2,module3中的模块，在我的主模块中如何写？我写use work.module1.de1.*或者use work.module1.*都不好用阿？

CCIE 发表于 2010-6-28 00:23:44

大家帮忙啊，这个问题困扰我很久了

ngtim 发表于 2010-6-28 00:57:28

是这个问题太简单还是太困难了？

UFO 发表于 2010-6-28 02:09:15

定义程序包&nbsp;&nbsp;<br>
&nbsp;&nbsp;package 名 IS<br>
程序包说明<br>
end&nbsp; &nbsp;名;<br>
PACKAGE BODY 名 IS<br>
..............<br>
END 名;<br>
调用时用&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;USE&nbsp;&nbsp;WORK.名.ALL;

longtime 发表于 2010-6-28 02:14:23

我就是这么的阿，不过package那个文件和主文件不在一个目录下，主文件怎么找到package定义？package那个文件中主要就是定义数据类型，模块端口

longtim 发表于 2010-6-28 03:49:29

我也是这个问题啊,搞的好郁闷的!

CTT 发表于 2010-6-28 05:02:20

这个问题有人回答么？
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