论坛 › FPGA技术交流 › I2C的双向信号的问题?当SDA接收来自控制器外端的ACK信的问题

inter 发表于 2010-6-28 08:35:10

原帖由 xfang 于 2006-9-14 14:19 发表<br>
问个弱智的问题:地址发完之后,收到ACK,是否可以先返回到空闲态,再接收数据啊? 这个是可以的

VVC 发表于 2010-6-28 09:52:17

原帖由 xfang 于 2006-9-14 14:19 发表<br>
问个弱智的问题:地址发完之后,收到ACK,是否可以先返回到空闲态,再接收数据啊? 不很明白你的意思，如果你不想立刻发数据或收数据，可以但需要控制SCL保持低电平直到你准备好再继续SCL时钟输出

HANG 发表于 2010-6-28 09:58:43

各位:<br>
&nbsp;&nbsp;现在又遇到了新的问题,在Modelsim中防真,波形时序都正确,可以说是十分正确,但是上了板子就是什么都没有,SDA,SCL就一直为低,但是同样的板子可以用别的I2C控制器初始化的啊!???<br>
求教可能的情况.

FFT 发表于 2010-6-28 10:59:32

55555555,怎么一直没有人回啊?这里的人气好像比较低啊

interige 发表于 2010-6-28 12:54:36

可以把三态的驱动部分放在整个设计的顶层试试。<br>
Quartus对内层的三态信号的综合经常不对。

HDL 发表于 2010-6-28 13:21:21

这位仁兄的意思是放到顶层就不会出现综合不对的问题了?

ICE 发表于 2010-6-28 14:25:38

没有上板子试过

HANG 发表于 2010-6-28 14:56:01

原帖由 xfang 于 2006-9-15 16:28 发表<br>
这位仁兄的意思是放到顶层就不会出现综合不对的问题了? 对，我以前遇到过类似问题，放到顶层才正常了。

CHANG 发表于 2010-6-28 16:33:26

现在SCL已经有了，但是不对代码的主体部分改动，只增加测试信号会导致不一样的结果,而且在功能防真阶段一切都没有问题的,上了板子却只有SCL,没有SDA.象I2C这么低的时钟功能防真通过,时序防真应该没有问题了的啊?

ups 发表于 2010-6-28 18:07:14

救命啊!怎么会这样呢?<br>
我不过是增加了测试的信号,其他的一切没有动，就导致了原本有信号的SCL和SDA没有输出了.<br>
难道这个跟FPGA的布线有关系???????不可能啊?就I2C这么低的时钟,而且Cyclone II的片子做I2C难道布线还有困难的?<br>
<br>
各位有没有遇到过这种问题啊???????????????

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