usd 发表于 2010-6-28 21:45:43

no differece

AAT 发表于 2010-6-28 21:49:30

楼上得说得好详细

longtim 发表于 2010-6-28 22:55:56

好像还看过 wait utill clk='1' 这种形式。。。

HDL 发表于 2010-6-29 00:05:41

rising_edge()是在std_logic_1164中定义的，用来判断std_logic信号的上升沿，这个函数对std_logic的9个状态值都考虑在内。而CLK'EVENT AND CLK='1' 可以用来判断bit等类型的上升沿，其只考虑了从非'1'值到'1'值得跃迁情况。<br>
应该说，对于综合，二者没有区别。但在前仿真中二者有细微区别。 <br>
长见识了

VVC 发表于 2010-6-29 01:18:10

多谢ucxnm ！

Sunlife 发表于 2015-7-8 11:15:04


'RISING_EDGE(CLK) 是一个函数，而CLK'EVENT AND CLK='1' 只是一般的一个语句，要调用函数则必须声明包含它的库和包。
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查看完整版本: VHDL语句的不解,各位帮忙看看IFRISING_EDGE(CLK)THEN