CTT 发表于 2010-6-28 00:21:03

如何在VHDL顶层模块下例化Verilog模块

本帖最后由 fpgaw 于 2010-7-4 07:18 编辑

是不是直接把Verilog模块当作一个VHDL模块同样处理，还是要对Verilog模块做什么改动才行？是否要在VHDL中加上新的库呢？

CCIE 发表于 2010-6-28 01:23:12

嗯，这个问题好，我也不知道

CHANG 发表于 2010-6-28 02:41:31

可以例化吗？  我也想知道。。。

FFT 发表于 2010-6-28 02:49:38

我也很想知道这个答案!!<br>
请那位大虾帮帮忙!!

ATA 发表于 2010-6-28 04:02:45

听说EDA工具支持混编.我也想知道

longtim 发表于 2010-6-28 04:48:21

这要看你用什么工具了 有的 是直接就可以混编

CHAN 发表于 2010-6-28 06:18:44

其他的不晓得，在ise中是可以例化的。如果顶层是VHDL，将verilog的模块按照vhdl的component例化就好了，不要做任何改动。很方便的就是在template有你所编写的模块的例化模板，verilog,VHDL的都有，只要copy到你的设计中，补上连接信号就好了。

shifenglian 发表于 2010-7-28 12:45:10

同样的问题！

breezexa 发表于 2010-8-4 22:14:08

7楼正解！在QUARTUS II中的设置也跟ISE中的相同。
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