论坛 › FPGA技术交流 › verilog例子1X2的选通器

encounter 发表于 2010-6-28 19:24:58

六楼写得不错，这是一个组合逻辑电路，最好不要有awlays,<br>
要用，就用function写。<br>
　

tim 发表于 2010-6-28 19:41:30

原帖由 fjdalian 于 2006-9-27 13:05 发表<br>
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这个和阻塞赋值和非阻塞赋值偶什么关系吗 一个是直接赋值，一个是等时钟来了之后才赋值。

ATA 发表于 2010-6-28 20:05:40

呵呵<br>
支持一下

interig 发表于 2010-6-28 21:11:42

学习学习。。。。。。。。

encounter 发表于 2010-6-28 22:08:49

你说的是组合逻辑与时序逻辑的区别，<br>
而不是阻塞赋值与非阻塞赋值的区别。原帖由 friendxing 于 2006-9-28 21:57 发表<br>
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一个是直接赋值，一个是等时钟来了之后才赋值。

weibode01 发表于 2010-11-5 14:15:49

写好程序后生成一个结构图，从图中所列举的与非门就可以大致发现有没有大的问题或者有哪些可以改进的。。。

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