longtime 发表于 2010-6-28 00:38:55

如何在VHDL顶层模块下例化Verilog模块

如何在VHDL顶层模块下例化Verilog模块
是不是直接把Verilog模块当作一个VHDL模块同样处理，还是要对Verilog模块做什么改动才行？是否要在VHDL中加上新的库呢？ 我用MODELSIM 仿真

interi 发表于 2010-6-28 01:13:43

这个真的没用过哦，建议你自己先试试啊

tim 发表于 2010-6-28 01:25:41

"直接把Verilog模块当作一个VHDL模块同样处理"<br>
就行了

UFO 发表于 2010-6-28 02:29:16

谢谢,有帮助
页: [1]
查看完整版本: 如何在VHDL顶层模块下例化Verilog模块