ICE 发表于 2010-6-27 23:15:07

如何产生一个不对称的clk?

本帖最后由 fpgaw 于 2010-7-6 06:54 编辑

如果要用verilog代码写出一个clk，且占空比不为1，即产生不对称的clk。比如高电平为5ns，低电平为3ns。这样的verilog代码应该怎么写比较好

interige 发表于 2010-6-28 00:27:42

用分频的办法比较好<br>
你可一输入一个基准时钟 周期为1ns<br>
然后用一个计数器&nbsp;&nbsp;每遇到一个上升沿计数一次<br>
分别在=3 和 =5时 翻转

inter 发表于 2010-6-28 02:03:20

恩，感觉用计数器比较好，就像楼上说的～～

encounter 发表于 2010-6-28 03:55:42

原帖由 paulzhu 于 2006-11-25 16:20 发表<br>
用分频的办法比较好<br>
你可一输入一个基准时钟 周期为1ns<br>
然后用一个计数器&nbsp;&nbsp;每遇到一个上升沿计数一次<br>
分别在=3 和 =5时 翻转 请问，是不是应该在5和8ns的时候翻转，8ns的时候清0？

interige 发表于 2010-6-28 04:34:54

多谢，我试过了，达到了效果
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