VVIC 发表于 2010-6-28 09:54:40

会不会是编译器的要求？<br>
在我们的规范中，接口信号是不要求重新定义类型的。因为在input和output已经定义的很清楚了。但是内部信号是必须定义清楚的，不允许使用默认的。

CCIE 发表于 2010-6-28 10:50:12

可以不定义WIRE&nbsp;&nbsp;呵呵

ATA 发表于 2010-6-28 12:14:41

这个自然，reg类型不定义可是编译不过去的说

interig 发表于 2010-6-28 12:29:35

wire sum<br>
不申明的话默认是1bit wire的sum

ANG 发表于 2010-6-28 12:35:25

有信号的话申明下还是觉得可靠些,呵呵，虽然分析起来应该都是一个意思

UFP 发表于 2010-6-28 13:11:47

添加一句：<br>
reg sum;<br>
试一下？

CHAN 发表于 2010-6-28 14:21:47

原帖由 ayu206203 于 2006-11-25 10:08 发表<br>
添加一句：<br>
reg&nbsp;&nbsp;sum;<br>
试一下？ 那寄存器还能直接相加吗

ANG 发表于 2010-6-28 15:57:54

默认就是wire类型的了，不用再定义了吧？

amyxxf 发表于 2010-8-20 19:51:55

the default is one bit ,but in this module ,a + b is a full adder,so you shoulduse 2 bit for sum,
wire sum;
页: 1 [2]
查看完整版本: verilog帮忙看看这个小程序那错