集成电路技术分享 - Powered by Discuz! Archiver

longtime 发表于 2010-6-27 23:58:36

verilog来分析下啊

ENTITY MYFPGA IS
PORT( CLK: INSTD_LOGIC;
TRAG: IN STD_LOGIC;
TRAGOUT: BUFFERSTD_LOGIC);
END;

ARCHITECTURE BHV OF MYFPGA IS
BEGIN
PROCESS(CLK,TRAG,TRAGOUT)
VARIABLE CNT:INTEGER range 0 to 10 := 0;
BEGIN
IF RISING_EDGE(TRAG) THEN TRAGOUT <= '1';
END IF;
IF FALLING_EDGE(CLK) AND TRAGOUT = '1' THEN CNT := CNT + 1;
IF CNT > 9 THEN CNT := 0; TRAGOUT <= '0';
END IF;
END IF;
END PROCESS;
END;

实现的功能是当TRAG上升沿触发TRAGOUT输出10个clk的高电平。下面的话我是不大明白大家来看下啊，解释下啊！
；----------------------------------------------------------------------------------
在触发沿内部放个if语句是不能被综合的。

这个电路是不可能实现的，你要不用电路图画一个就知道了。

ngtim 发表于 2010-6-28 01:47:58

不太懂vhdl，但对楼主的设计意图还是很了解的。 
至于“在触发沿内部放个if语句是不能被综合的。”，不清楚vhdl里面的情况，但至少使用verilog 
实现时是很正常的使用，绝不存在不可综合的现象。

VVC 发表于 2010-6-28 03:14:41

没有问题,Q II是可以综合的,不过LZ的编码风格确实不大合乎规范.

ngtim 发表于 2010-6-28 04:37:15

谢谢大家,这个代码我也是拿人家的来讨论的,我也看的很吃力~~~但确实在MAXPLUSII编译通不过啊!!我改了也通不过~~` 
LIBRARY IEEE; 
USE IEEE.STD_LOGIC_1164.ALL; 
------------------------------------------ 
ENTITY MYFPGA IS 
    PORT(        CLK  :         IN  STD_LOGIC; 
                     TRAG:        IN        STD_LOGIC; 
                 TRAGOUT:         BUFFER  STD_LOGIC); 
END; 
 
ARCHITECTURE BHV OF MYFPGA IS 
SIGNAL T_OUT:STD_LOGIC; 
BEGIN 
PROCESS(CLK,TRAG,TRAGOUT) 
BEGIN 
IF TRAG'EVENT AND TRAG='1' THEN T_OUT <= '1'; 
END IF; 
END PROCESS; 
----------------------------------------------- 
PROCESS(T_OUT,CLK) 
VARIABLE CNT:INTEGER range 0 to 10 := 0; 
BEGIN 
IF CLK'EVENT AND CLK='0' AND T_OUT = '1' THEN 
  IF CNT = 10 THEN 
  CNT := 0; TRAGOUT <= '0'; 
  ELSE CNT := CNT + 1; 
END IF; 
END IF; 
END PROCESS; 
TRAGOUT<=T_OUT; 
END;

VVIC 发表于 2010-6-28 05:45:15

大家给我改下啊~~~~~

longtim 发表于 2010-6-28 07:07:20

你进程里的时钟源太多了吧，改少点应该就可以了 
试试这样可以吗 
 
library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all; 
 
ENTITY myfpga IS 
    PORT(        CLK  :         IN  STD_LOGIC; 
                  TRAG:        IN        STD_LOGIC; 
                TRAG_OUT:         out  STD_LOGIC); 
END; 
 
ARCHITECTURE art OF fo IS 
begin 
PROCESS(TRAG,CLK) 
  VARIABLE CNT:INTEGER range 0 to 10 := 0; 
  BEGIN 
   IF TRAG='0' THEN 
      CNT:=0; 
      TRAG_OUT<='0'; 
   ELSIF RISING_EDGE(CLK) THEN 
     IF CNT>9 THEN 
       TRAG_OUT<='0'; 
 
     ELSE 
       CNT:=CNT+1; 
       TRAG_OUT<='1'; 
     END IF; 
   END IF; 
  END PROCESS; 
END;

UFP 发表于 2010-6-28 07:19:07

不知道，学习中

HDL 发表于 2010-6-28 07:46:09

确实不能综合 
 
我用ISE去综合,得到的是这个结果 
 
Signal TRAGOUT cannot be synthesized, bad synchronous description.

UFP 发表于 2010-6-28 09:45:20

研究下！！！

CTT 发表于 2010-6-28 11:08:09

谢谢大家了~~~

页: [1] 2

fpga论坛|fpga设计论坛's Archiver

verilog来分析下啊