VVIC 发表于 2010-6-28 06:45:32

不会编６啊

ANG 发表于 2010-6-28 07:05:47

原帖由 hhl_5 于 2006-10-23 12:58 发表<br>
LIBRARY IEEE;<br>
USE IEEE.STD_LOGIC_1164.ALL;<br>
ENTITY nd2 IS<br>
PORT(a,b:IN STD_LOGIC;y:OUT STD_LOGIC);<br>
END nd2 ;<br>
ARCHITECTURE nd2behv OF nd2&nbsp;&nbsp;IS<br>
BEGIN<br>
y&lt;=a NAND b;<br>
END nd2behv;<br>
<br>
LIBRARY IEEE ... 好象这个y到了下面就变成了c的说<br>
刚刚接触vhdl希望大家多多指教

longtim 发表于 2010-6-28 07:10:14

不是很董呀，看看

usb 发表于 2010-6-28 08:56:04

呵呵，课本上面的一个例子，一样的教材

HANG 发表于 2010-6-28 09:42:01

元件例化不是难点吧.不过我们应该谢谢你的好心,呵呵.<br>
<br>
算法才是重点

tim 发表于 2010-6-28 11:31:25

v&nbsp; &nbsp;haha

CHAN 发表于 2010-6-28 13:00:41

是不是多了一个BEGIN啊

longtim 发表于 2010-6-28 14:55:28

其中有 很多可以学习接见的东西

ATA 发表于 2010-6-28 16:23:26

Verilog大量例程.pdf

ANG 发表于 2010-6-28 17:00:41

看看啊!!1
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