longt
发表于 2010-6-27 23:29:38
用verilog写的module能够重复引用吗？
本帖最后由 fpgaw 于 2010-7-3 06:43 编辑
用verilog写的module能够重复引用吗？
比如我写了一个计数器，然后在top中要用两个这样的计数器，能不能重复生成实例啊？
inter
发表于 2010-6-27 23:31:58
可以重复调用，只要有不同的例化名就行了
UFO
发表于 2010-6-28 00:26:56
嗯啦<br>
是可以重用
longtime
发表于 2010-6-28 01:23:21
可以重复引用
encounter
发表于 2010-6-28 02:47:34
可以的,呵呵
UFP
发表于 2010-6-28 04:26:06
可以的，参考相关书籍的模块实例编程
CCIE
发表于 2010-6-28 05:02:27
这就是TOP-DOWN的体现啊
encounter
发表于 2010-6-28 05:09:18
实例化2次，取不同名字
ups
发表于 2010-6-28 06:26:47
同意以上的观点
usd
发表于 2010-6-28 07:45:28
当然可以，不然如果设计很大，模块重复多的话，不得写死阿
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