UFO 发表于 2010-6-28 00:24:10

进来讨论一下VERILOG,VHDL

为什么用VHDL语言的人那么少？
大家为什么都是用VERILOG？
这是必然的趋势吗？

CTT 发表于 2010-6-28 01:49:51

对，呵呵<br>
我就喜欢verilog

CHANG 发表于 2010-6-28 01:54:12

haoxiang meiyou

usb 发表于 2010-6-28 03:50:06

我觉得是verilog和c有些相似的地方，所以有c基础的人会觉得verilog好上手一些吧，但是我先学的vhdl，都以更喜欢用这个

longtim 发表于 2010-6-28 05:47:22

据说Verilog比VHDL好用

encounter 发表于 2010-6-28 07:13:37

verilog更灵活，verilog和VHDL各有优点。verilog对底层电路支持好些，不过系统建模方面不如VHDL
页: [1]
查看完整版本: 进来讨论一下VERILOG,VHDL