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wangjin5250 发表于 2010-7-15 11:26:56

Verilog一些简单问题想请指教

1.为什么仿真时总出现脉冲？那就是竞争冒险吗？可是实验给出的图形是很完美的响应啊，我的却总是激励过后一段时间才有响应的波形
2.在引脚分配时同样的字母大小写不一致代表的意思一直吗？为什么程序里面是小写led到分配引脚是就成了LED了呢？
3.一个工程里面的两个模块是什么关系啊？两者里面的变量有关系吗？一个肯定是为另一个服务的，可不像c语言那样有调用的语句啊？

WPZAC 发表于 2010-7-16 10:00:14

回复 1# wangjin5250


   问题3：工程中有多个模块时，顶层文件调用子模块，你需要往顶层文件加入子模块的“头”，这样就ok了。比如
顶层文件module cmos（
                                 ）；
需要调用子模块module CMOS_Controller（u0,u1,u2
                                        ）；
那么这样做：
            module cmos(
                                    );
                                    .
                                    .
                                    .
                                    .
                     CMOS_Controller (                   //加入子模块“头”
                                                   .u0(),
                                                   .u1(),
                                                   .u2()
                                                   );

weibode01 发表于 2010-11-5 14:11:12

那些毛刺就是冒险竞争产生的，在仿真中你只把仿真的时间长度和间隔加大，然后信号变化的频率变小了就基本上看不到了

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