IPO 发表于 2010-7-30 08:51:29

verilog语句块:当wrsig从0到1时，wrsigrise为1，这个怎么看啊

看了一个语句块
always @(posedge clk)
               begin
wrsigbuf<= wrsig；                       
wrsigrise<=(~wrsigbuf)&wrsig;
                end

说当wrsig从0到1时，wrsigrise为1，这个怎么看啊，没搞明白

IPO 发表于 2010-7-30 08:51:57

看了一个语句块
always @(posedge clk)
               begin
wrsigbuf
IPO 发表于 2010-7-30 08:51 http://www.fpgaw.com/images/common/back.gif


    非阻塞赋值，并行执行
先同时计算赋值右边的表达式，然后再赋值

IPO 发表于 2010-7-30 08:52:11

谢谢。
当wrsig为0时，wrsigbuf和wrsigrise都为0。
当wrsig跳到1时，
wrsigbuf<= wrsig；（右边为1）
wrsigrise<=(~wrsigbuf)&wrsig;
（右边的wrsig为1，
因为wrsigbuf<= wrsig还没有赋值
所以wrsigbuf是前面那个周期时的0，
是这样理解吧？

IPO 发表于 2010-7-30 08:52:32

嗯 ok嗯 ok
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