Actionnow 发表于 2010-7-31 13:35:15

Verilog设计问题

Error (10267): Verilog HDL Module Instantiation error at DE0_qbq1.v(109): cannot connect instance ports both by order and by name
这是什么错误！初学者，所以很多还不知。望能给个详细解答。

xiaoqiang87 发表于 2010-8-1 08:43:21

multiply uInstan(
                            Out(Out1),         //这里忘记加句点了，所以会有这个错误。
                           .A    (data1),
                           .B    (data2)
                        );

Actionnow 发表于 2010-8-1 13:42:18

谢谢您的指导。
我检查过了，没有不加点的。只是在最后一条句子不加，即反括号前的那条。但这应该是程序的格式吧。如果是在程序中间的句子不加点，错误提示更明显，双击即可到。这种则不是。 by order and by name是不是顺序和命名上的问题------

xiaoqiang87 发表于 2010-8-1 19:37:21

回复 3# Actionnow


    我这里在第一行没有加句点只是一个例子。如果有任何一条没有加的话应该都会提示这个错误的。
    如果模块引用的时候都没有加句点，那么软件会根据书写顺序来连接上层模块和被引用的模块，如果加了句点，就会根据名称来连接。但是不允许在同一个模块例化里同时用这2种方式。
    按照你刚才说的，只是反括号前面那最后一行没有加句点也会报这个错的。能不能把你的代码贴出来？

njithjw 发表于 2010-8-31 23:42:31

multiply uInstan(
                            .Out(Out1),         //这里忘记加句点了，所以会有这个错误。
                   .A    (data1),
                           .B    (data2)
                        );
这样应该就可以了。
那个错误的意思是你不应该在例化模块的时候同时使用按顺序连接端口和按名称连接端口。

bondone 发表于 2010-11-8 13:45:58

你仔细检查下，代码中有没有这样的行   .A,(AA),把,去掉就好了

weibode01 发表于 2010-11-8 18:34:20

看不太懂。。。。。。
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