fpga论坛|fpga设计论坛's Archiver
论坛
›
FPGA技术交流
› Quartus II环境中PLL输出时钟在做时序仿真是怎么没输出,而功能仿真却是正确的
vhdl
发表于 2010-8-9 20:26:11
Quartus II环境中PLL输出时钟在做时序仿真是怎么没输出,而功能仿真却是正确的
Quartus II环境中PLL输出时钟在做时序仿真是怎么没输出,而功能仿真却是正确的
页:
[1]
查看完整版本:
Quartus II环境中PLL输出时钟在做时序仿真是怎么没输出,而功能仿真却是正确的