在QuratusII 中写好程序怎样在modulesim中仿真！！
module andd2(a,b,out);input a,b;
output out;
wire out;
assign out=a&b;
endmodule
写好andd2.v文件后，还用写一个andd2_tb.v文件吗？
在modulesim怎样仿真，求步骤，求图解！ 需要的，你可以这么写;
`timescale 1ns/1ns
module andd2_tb;
reg a;
reg b;
wire out;
addd2 i_addd2(.a(a),.b(b),.out(out));
initial
begin
#0 a=0;b=0;
#10 a=0;b=1;
#10 a=1;b=1;
#10 a=1;b=0;
end
endmodule
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