无名 发表于 2010-8-21 16:58:10

clk1 <= ~clk1;中间=之前的是什么意思啊？

clk1    <=    ~clk1;中间的<应该可以不要吧，加了有什么用？初学。。。希望帮忙。。。

无名 发表于 2010-8-23 20:38:25

？？？没人知道，还是不屑回答？？？

流浪在此 发表于 2010-9-2 15:31:18

在xml中表示<这个符号，Verilog中不能这样表示啊，clk<=~clk是非阻塞赋值

无名 发表于 2010-9-2 21:44:50

但是我在论坛上看到的一些程序中就用了这个符号，有没有做说明啊。。。我知道clk<=~clk是非阻塞赋值，只是不清楚&lt;的作用。。。
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