macfan 发表于 2010-8-26 18:58:09

问一个简单的问题：输入信号没有被使用

VHDL中，我明明这样写了：
out <= '1' WHEN in = '1';
综合器却老说in没有被使用。

sprone 发表于 2010-8-26 23:57:46

因为 when 语句是不可综合的~   在综合器综合的时候会自动它去掉，如果你没有在别的地方使用in的话，那么综合器自然会报错了。。。。
LZ的语法可以用使能电平来替代。。。

macfan 发表于 2010-8-27 09:25:32

太感谢版主了，看来综合器的脾气还很大呢，先摸摸它的习惯再说。

sprone 发表于 2010-8-27 18:22:20

不用谢~Verilog中很大一部分语法都是为了验证而出现的，能综合的只是一小部分~在学习语法的同时要注意一下。。。

nonghero 发表于 2010-12-5 21:37:40

？？？when不能综合？
in没用那是因为out的输出永远就是1状态。
改成out<='1'when in ='1' else '0'; in就不会被优化掉。
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