一个fpga的编译软件QII怎么解决？
我是一个初学者，用QII编写了一段模块代码，然后又编写了一段它的测试模块源代码，这一，两段代码分开编译都没有问题，但是当在同一个工程里编译时就出现了错误。哪位高手能指点一下吗？模块之间怎么调用以及调用的格式？源代码是这样的1）module div_2(reset,clk_in,clk_out);
input clk_in,reset;
output clk_out;
regclk_out;
always@(posedge clk_in)
begin
if(!reset)
clk_out=0;
else
clk_out=~clk_out;
end
endmodule
2）`timescale 1ns/100ps
`define clk_cycle 50
moduleVerilog2;
reg clk,reset;
wire clk_out;
always#`clk_cycleclk=~clk;
initial
begin
clk=0;
reset=1;
#10 reset=0;
#110 reset=1;
#100000$stop;
end
div_2 m0(.reset(reset),.clk(clk),.clk_out(clk_out));
endmodule 后面的那段代码是测试代码，是不可以用综合工具进行综合的，只能使用仿真工具进行仿真。Quartus II是只支持可综合语句的，你换成modelsim进行综合应该就没有问题了。 LS 正解。。。 :victory:支持1楼 :victory:支持1楼 你第二个程序可以编译？应该不能吧，在quartus2里好像不能编译测试程序吧，不是很清楚，求解 1L正解…… 一楼高手。。。
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