zhiweiqiang33 发表于 2013-5-5 13:44:57

解答

always @ (posedge clk or negedge rst_n)
        if(!rst_n) cnt_15us <= 11'd0;
        else if(cnt_15us < 11'd1499) cnt_15us <= cnt_15us+1'b1;        // 60ms(64ms)/4096=15us循环计数
        else cnt_15us <= 11'd0;       
系统时钟是25MHZ，请问计数1499怎么会是15us呢？

lureny 发表于 2013-5-6 10:06:39

0~1499的计数， 25M 是40ns，40*1500＝60us

zhiweiqiang33 发表于 2013-5-6 15:03:05

拜谢 FPGA学习中

北京幸福时代 发表于 2013-5-18 16:00:08

;P:lol:P:D
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