brawniness 发表于 2013-5-7 16:44:46

有关verilog hdl中函数的定义问题


function IRIG_B;// IRIG_B函数定义

input in_reg;
reg i;

begin
if (i >= 3'd7)
      i <= 3'd0;   
else
   begin
          i <= i+3'd1;
   case (in_reg)
                              1'b0 : IRIG_B = 10'b0000000011; //"0"
                              1'b1 : IRIG_B = 10'b0000011111; //"1"               
                              default: IRIG_B = 10'b0000000011;
   endcase
end
endfunction
不知道函数定义哪有问题，还希望大家帮帮我

zhiweiqiang33 发表于 2013-5-10 16:59:01

IRIG_B函数定义
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