触发器综合问题
触发器综合问题module register
#(parameter Width=8)
(output reg out,
input in,
input clear,load,clock);
always@(posedge clock)
if(~clear)
out<=0;
else if(~load)
out<=in;
endmodule
这里如果clear和load一直为高,综合的输出应该是什么
是0还是无输出的高阻太
如果是高阻太,是不是就是无输出啊
如果这个OUT接得是加法器,加法器也就不能工作吧 clear和load一直为高
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