usbank 发表于 2010-10-4 07:10:46

VHDL问题：设计一个电路满足下列功能：

设计一个电路满足下列功能：
如果一半以上的输入是1，输出是1
Input: A (std_logic_vector(7 downto 0))
Output: Z (std_logic)

weibode01 发表于 2010-11-4 11:42:24

思路会不会是先判断输入的最低位是否为1，是的话I+1,不是的话不执行，然后输入的数右移一位，再判断，结束后跟输入的总长的一半比较，如果大于总长一半，则输出1，小于输出0
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