初学FPGA，有两个与verilog相关的问题请教各位高人
本帖最后由 rjrler 于 2013-8-29 08:57 编辑1.verilog里的$display系统函数是否能被quartusII9.0支持，在哪里能看到运行的结果？
2.一个半加器的verilog文件如下
`timescale 1ns/100ps
module abc(a,b,sum,c);
input a,b;
output sum,c;
assign #2 sum=a^b;
assign #5 c=a&b;
endmodule
输入a,b的波形是周期波形，反相，周期相同，按理说输出sum应该是一直高电平，但quartusII9.0
的仿真结果是周期性出现低电平，约为0.5ns的宽度，这是为什么啊？能不能消除这些低电平？
请高人指点一下迷津，谢谢！ $display 和#只能出现在仿真中，在设计中，是不被综合的。 gusumurong 发表于 2013-8-29 10:05 static/image/common/back.gif
$display 和#只能出现在仿真中，在设计中，是不被综合的。
是不是可以这样理解，$display只能用在仿真文件中，不能用在设计文件中？
谢谢你的指点！ rjrler 发表于 2013-8-29 15:59 static/image/common/back.gif
是不是可以这样理解，$display只能用在仿真文件中，不能用在设计文件中？
谢谢你的指点！
是的。
#作为延时用的，在设计中，用COUNT计数即可。
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