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yf210yf 发表于 2010-10-20 21:08:35

编程错误10170，哪个大虾帮我看看啊

module 4_4_key(row,lin,clk,reset,LED);

input clk;
input lin;
input reset;
output row;
output LED;

reg row;
reg lin;
reg counter;
reg LED;
reg clk_20ms;
reg rowlin;

always@(posedge clk)                                       
        begin
                if(reset)
                        begin
                                counter<=0;
                                clk_20ms<=0;
                        end
                else
                        begin
                               
                                if(counter==16'b1001_1100_0100_0000)
                                        begin
                                                clk_20ms<=1;
                                                counter<=0;
                                        end
                                else
                                        begin
                                                counter<=counter+1;
                                                clk_20ms<=0;
                                        end
                        end
        end

assign rowlin = {row,lin}; //将行值和列值输出

always@(posedge clk,negedge clk)
        begin
                row<=4'b0000;
                lin<=4'b1111;
               
                if(rowlin!=8'b0000_1111)
                        begin
                                LED<=8'b1111_0000;
                        end
        end

endmodule

Error (10170): Verilog HDL syntax error at 4_4_key.v(1) near text "44";expecting an identifier
这是报错，小弟最近新学FPGA，希望大家给些指导啊~~~！！！！

yf210yf 发表于 2010-10-20 21:09:37

在线等啊！！！

njithjw 发表于 2010-10-20 22:14:29

回复 2# yf210yf


错误太多了，不知道你想实现的是什么功能。
首先，端口的命名不能以数字开头，只能以字母或者下划线。
2. 输入端口不能命名为reg型变量；
3.assign 赋值语句只能对wire型变量。

yf210yf 发表于 2010-10-20 22:37:13

回复 2# yf210yf


    谢谢 解答 小弟初学 很多地方不会 问题已解决 呵呵

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