guanguan 发表于 2010-10-22 14:26:24

哪位知道在FPGA时序约束的时候，Thold为负怎么回事，但Slack是正的

哪位知道在FPGA时序约束的时候，Thold为负怎么回事，但Slack是正的，我用的是Altera的FPGA,经典时序约束，谢谢

guanguan 发表于 2010-10-22 14:26:42

一般来说内部寄存器很少报hold的，因为内部寄存器的hold很短，一般都能满足

如果报的话，估计大多是异步的问题，跨时钟的问题

guanguan 发表于 2010-10-22 14:54:06

你的setup time肯定是负的

slack time = setup time + Thold time

北国孤月 发表于 2010-12-7 09:23:41

呵呵。。。我刚刚解决了这个问题
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