vvt 发表于 2010-10-23 10:33:13

这段verilog代码怎么错了？

WHEN s0 => DX_red<='0';NB_yellow<='0';DX_green<='1' ;NB_red<='1';   
      IFclk_1s'EVENT AND clk_1s='1' THEN
            IF CX=19 thenCX<=0; next_state<=s1;                     
            ELSeCX<=CX+1;   
            END IF;
      END IF;

这段verilog代码怎么错了？

I2C 发表于 2010-10-23 10:34:01

在某个时钟沿 不能综合某个寄存器

天蝎诀 发表于 2010-10-27 14:39:39

这是vhdl吧

wjqhk 发表于 2010-12-3 00:10:57

IFclk_1s'EVENT AND clk_1s='1' THEN
这句要放到‘WHEN’ 前面吧···

这是VHDL呀·····

zhouweibang 发表于 2010-12-7 23:37:22

这是vhdl啊

小火柴 发表于 2010-12-12 22:47:00

HDL吧，s0状态未知，好像不能启动吧

wangxia6112 发表于 2010-12-13 14:51:27

这是VHDL啊，不是verilog

hunao2000 发表于 2010-12-14 18:56:17

这是VHDL呀·····

victormou 发表于 2010-12-17 19:35:09

是VHDL哦，我刚学，莫要骗我噻
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