对PCIE RC, 有在V5上跑到125M的成功经验吗
对PCIE RC, 有在V5上跑到125M的成功经验吗 以前做design的，前不久刚被拉来做USB3的FPGA。刚把PCIE interface搞定，run在125Mtiming根本过不了，所以只能降频run在62.5M，有run到125M的同学吗？可以分享下你的
经验吗？
另外大家遇到timing相关问题都怎么来解决的？谢谢 上静态时序分析 整个设计里面最费的就是scrambler以及CRC，只要你的block ram可以run在125Mhz，其他的都可以轻易解决。
因为只有scrambler以及CRC要求实时，其他的你pipeline下，latency大一些而已。
我用altera的CycloneII C8 grade跑下来，STA跑到~135Mhz没有问题 v5不是可以用rocketio来实现PCIe PHY吗？
那么，所有的8b/10b scramble之类的东西，在rocketio里应该都搞定了吧
需要自己设计和综合的，就是一个controller。pipe接口至少要125MHz,controller这边，经过少量逻辑就把它降到62.5MHz...... V5有GTP的，这我用过的，但scramber好像问题，所以我在用的时候是disable scrameber的
另外当RC发L1 request，EP响应后，RC重新做sequence trainning时，不能从L1回来，这好像也是个问题。所以现在改用外接PHY，主要我们板子本来就有PHY的。 对，可以对code做些修改，打散一些关键路径来解决时序问题，但问题是整个模块比较大，
一条条路径去修的估计会累死哈，所以我想有没有好的办法指导tool去fix的 我使用过的S6系列GTP里面没有包含scrambler的功能，要用自己逻辑完成。disable的话要在TS序列中设置，好像一般不推荐使用。
FTS调试最简单的办法就是上ChipScope，然后直接找handshake关系，非常直观。软件上你可以用pcitree，找个标准台式机当RC，用你的EP抓回FTS，然后比较与你自己的RC的差别在哪里。
个人感觉，如果想直接写tcl之类约束setup比较难，hold倒是见过很多自动加delay fix的。当然我只是菜鸟，高手或者有别的方法。 不知道看不看得到 我正在做pcie 用是spartan6来实现 我是菜鸟 如果前辈能看到的话能不能指导我一下可以加qq446499783如没有qq就回答下http://zhidao.baidu.com/question/235694738.html 谢了
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