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羽蒙 发表于 2014-3-19 14:28:08

Verilog 设计思想--简单最好

很多初学者和没有经过正规项目实际的人可能觉得代码写的越复杂越有水平，其实不是这样的，当前项目越来越复杂，代码都需要经过检视和重用的，如果您的代码写的复杂无比，那么带来的工作量是巨大的，也是项目不容许的，所以最好是使用简单的语句和逻辑实现复杂的功能，越简单越好。

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