vvt 发表于 2010-11-16 16:56:58

如何改善FPGA接口时序性能？

如何改善FPGA接口时序性能？

vvt 发表于 2010-11-16 16:57:09

项目中用一片Virtex5跟下游芯片Virtex5和Spartan3传输数据，下游的Virtex5接收到的数据没问题，Spartan3接收的数据总是有某些位出现异常。

在上游的Virtex5上输出管脚上或者下游的Spartan3的输入管脚上加上什么约束是否可以改善这种情况啊？

vvt 发表于 2010-11-16 16:57:21

offset in/out

vvt 发表于 2010-11-16 16:57:32

下游用反沿时钟接数据

vvt 发表于 2010-11-16 16:57:42

专门有这个约束啊
xilinx 叫 OFFSET

数据和时钟同时给下游的，还是共用晶振？

约束一下，使得数据传出去的时候，相对时钟 center aligned， 效果就会很好。

可以借鉴 xilinx DDR2 的IP设计思路，自动相位调整。

vvt 发表于 2010-11-16 16:58:01

时钟和数据是一起送出去的，那个offset和center aligned约束能否写出来呢，或者给个思路，具体数据我们调一下试试，

上游的V5输出信号是:
outputdout,
outputen_out,
outputclk_out
下游的Spartan3输入信号是：
input   din,
input   en_in,
input   clk_in

能改善时序的约束写出来大约应该是什么样子呢？若能赐教不胜感激！

vvt 发表于 2010-11-16 16:58:22

ise里的模版，或者用那个可视化的ucf编辑器

weibode01 发表于 2010-11-20 00:41:15

高手云集。。。。
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