新手请教大家一个问题
在一本书上看到这样一段代码：LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY Manchester_encoder IS
PORT(D:IN STD_LOGIC;
Q:OUT STD_LOGIC;
CLK:IN STD_LOGIC);
END Manchester_encoder;
ARCHITECTURE basic OF Manchester_encoder IS
SIGNAL lastd : STD_LOGIC :='0';
BEGIN
P1:PROCESS(CLK)
BEGIN
IF RISING_EDGE(CLK) THEN
IF (D='0') THEN
Q<='1';
lastd<='1';
ELSIF(D='1') THEN
Q<='0';
lastd<='1';
ELSE
Q<='X';
lastd<='X';
END IF;
ELSIF FALLING_EDGE(CLK) THEN
IF(lastd='0') THEN
Q<='0';
ELSIF(lastd='1') THEN
Q<='1';
ELSE
Q<='X';
END IF;
END IF;
END PROCESS;
END basic;
自己就在Qutuas 上编译了一下，但是通不过，显示
Error (10818): Can't infer register for "Q" at Manchester_encoder.vhd(13) because it does not hold its value outside the clock edge
请问有没有解决的方法，就是同时检测CLK的上升沿和下降沿并在这两种情况下对Q赋值？先谢谢大家。 我学Verilog ，用always @(clk)就是对CLK的每次变化都做操作的一个语句 谢谢指点，那请问VH里怎么达到这个目的呢？再次感谢！！！ 需要在实体中给‘Q’设置一个寄存器，以便对Q的值进行储存。。。 VHDL只是看了一下，不太懂，你去看一下EDA技术课本啊 这段代码就是课本上的源代码，我没有改，只是敲了之后编译一下看结果，就出现了这样的问题，暂时我还没有找到解决办法，就请教高手您了，呵呵，再次感谢楼上所有帮我的人，谢谢！！！ 没事，大家一起共同学习 一个IF语句中不能对CLK信号的上升沿和下降沿同时起作用
一个改正的方法就是把两个沿触发分到两个进程中去，这样肯定可以；
还有一个方法你试试，在一个进程中，用两个IF 好久没有看VHDL了,Q值保留时间都没有一个时钟周期，此Q值也不会有效地识别吧（频率较高时）。
页:
[1]
