论坛 › FPGA技术交流 › modelsim和ise已经关联了，但仿真时modelsim提示 no design loaded怎么回事？

IPO 发表于 2010-12-3 16:52:10

modelsim和ise已经关联了，但仿真时modelsim提示 no design loaded怎么回事？

modelsim和ise已经关联了，但仿真时modelsim提示 no design loaded怎么回事？

maheng1984 发表于 2010-12-3 22:16:54

编译仿真库了吗？

wangxia6112 发表于 2010-12-13 10:55:47

没出现过此类问题，我用的时候，将MODELSIM选好，当然与你用的MODELSIM要完全一致才行，不知道你是不是有这个问题。

tyj0423 发表于 2011-5-10 11:14:37

项目属性里的modelsim工具跟edit里头设置的modelsim工具，以及你安装modelsim时的版本，还有vhdl,verilog mix这些，都要一致

tianhe 发表于 2011-6-1 10:45:35

回复 2# maheng1984


    我编译仿真库饿时候才花了半个多小时，老师说需要四五个小时，我是按照网上那样一步步的，发现不好用啊

zxler 发表于 2012-5-15 16:38:26

现在解决了吗，我也出现了这样的问题，求解

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