用PLL产生180度的时钟有问题
我在Altera的FPGA里用了一个PLL,希望产生一个相位差为180度的时钟，就是和原来的时钟反向，但发现出来的时钟和原时钟相位不是我期望的180度。那位知道该怎么办呢 ？谢谢 请问你是如何发现相位关系不对的？仿真还是实际上板测试？
如果仿真就有问题的话，应该是你调用的CORE件或者是仿真哪儿出了问题；
如果是上板出现的问题，可能是锁相环的输入时钟出现了跳变。
altera的锁相环的存在bug，必须在锁相环输入端的时钟稳定之后对其再复位一次。
供参考 哦，谢谢，是在做后仿真的时候发现的。我再试试。
多谢了，njithjw DPLL U_DPLL(
.inclk0 (clk_62M ),//模块的输入时钟-62.5MHz
.c0 (clk_125M),//倍频后的输出时钟-125MHz
.c1 (clk_62M_inv),//反向后的输出时钟-62.5MHz
.locked (locked )
);
DPLL用的是Quartus II中的I/O中的ALTPLL。
相位差还是比较大的，62.5M的时钟周期是16ns，但相位差是10ns多
谢谢 后仿真的时候，会存在走线的时延。
还有可能和你选择的PLL的工作模式有关，altera的锁相环有4~5种工作模式（Clock Feedback Modes，不同的器件可些差异），你可以检查一下你的锁相环的工作模式。
在器件手册里面查找的到的。 我的PLL类型是自动选择的，并且没法选择。谢谢 个人关于PLL的一点总结，供参考。
如果你的仿真还有问题，我们可以继续交流学习。:) 似乎打不开？是Word文档吗？谢谢 office 2007的，重新给你传个2003的 楼主的宝贵经验给我了大力的帮助。我通过eepeople网站上的职位信息找到了工作，有许多职位，比如销售工程师、地区市场经理、市场部高级产品经理等等，来自世界知名电子企业，也很适合大家，各位前辈可以登录浏览一下。
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