guanguan
发表于 2011-1-4 21:54:24
if (clk1'event and clk1 = '1') then
if (clk1'event and clk1 = '1') then
guanguan
发表于 2011-1-4 21:54:38
VHDL不太熟，我用verilog
guanguan
发表于 2011-1-4 21:54:46
不用括号也可以的
guanguan
发表于 2011-1-4 21:55:01
要加括号吗？不加好像也是可以的
lllllv4
发表于 2011-1-6 16:07:27
你这是要干吗呢？在clk1 后面加个空格就好了
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