求解5阶31位信息吗循环码编码译码，用vhdl写的
下面是我自己用verilog vhdl语言写的：这个是7.3编码module jj(o,u,clk);outputo;
inputu;
input clk;
regi;
reg a,b,c,d,temp;
rego;
always @ (posedge clk)
begin
a=0;b=0;c=0;d=0;
for (i=0;i<3;i=i+1)
begin
o=u;
temp=d^o;
d=c;c=b^temp;
b=a^temp;a=temp;
end
for (i=3;i<7;i=i+1)
begin
o=d;
d=c;c=b;b=a;a=0;
end
end
endmodule
这个是m3序列发生器：module M3(
input c_clk,
input iN_rst,
output o_ser
);
reg flow = 3'b011;
assign o_ser = flow;
always@(posedge c_clk or negedge iN_rst)
begin
if(~iN_rst)
flow <= 3'b011;
else
begin
flow <=flow;
flow <= flow ^ flow;
end
end
endmodule
这个是：32fp：这个简单我会做就不发了，急呀！！！！！！！！！！！！！！！！！！！！！！！！！！！！！来个人帮下忙
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