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老怪甲 发表于 2010-4-13 22:45:12

Verilog程序怎么实现异步清零

module counter4(tb,clk,dataout,cin);
input wire tb,clk;
output reg dataout;
output reg cin;
always @(posedge clk)
begin
if(tb==1)
begin
dataout<=0;
cin<=0;
end
else
begin
dataout<=dataout+1;
if(dataout==15)
   cin<=1;
else
   cin<=0;
end
end
endmodule

这个程序怎么才能实现,异步清零功能!

老怪甲 发表于 2010-4-13 22:45:32

就是在程序中加入一个输入量，使他为高电平时，输出直接为零，不必等时钟到来时才为零！

TCL 发表于 2011-7-1 15:02:23

异步清零

蓝余 发表于 2011-7-1 16:56:29

是那样的，比较简单的东东。

liujilei311 发表于 2011-7-27 07:30:51

恩，是的啊！！！！！！！！！

lj916102 发表于 2011-7-27 10:18:13

always @(posedge clk or posedge clr)
if(clr)
out<=0;
else
...
...
...
这样可以！

guyibeijing 发表于 2011-9-4 21:14:37

楼上说的对极了

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