vvt
发表于 2011-3-16 15:02:28
verilog和vhdl可以混合应用么
verilog和vhdl可以混合应用么
vvt
发表于 2011-3-16 15:02:42
这是两种不同的描述语言
vvt
发表于 2011-3-16 15:02:57
不同文件应该可以的
wangxia6112
发表于 2011-3-18 16:39:10
没试过，不知道，只用过verilog
fusion317
发表于 2011-4-28 18:10:55
你真有想法
daikaichuang
发表于 2011-4-28 18:20:56
一个文件里不行，保存的类型都不一样的
一个大的工程里，不同的模块可以用不同的语言
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