求助，输出等于输入但延迟输入5个时钟周期，我写了一段程序，但不对，求高手帮忙
求助，输出等于输入但延迟输入5个时钟周期，我写了一段verilog程序，但不符合要求，求高手帮忙`timescale 1ns/1ns
module gen_clk(inta,clk,outb);
input clk,inta;
output outb;
reg outb;
reg count;
initial
begin
count=1;
end
always@(posedge clk )begin
count<=count+1;
if(count==5)
begin
outb<=inta;
end
else
begin
outb=0;
end
end
endmodule 用5级寄存器打输入 回复 2# 至芯苏老师
谢谢你了，以解决了
页:
[1]
