IPO 发表于 2011-4-1 08:23:48

谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗

谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗

哦十全 发表于 2011-4-1 11:22:58

output：是输出端口声明，在VHDL是在entity中声明。
reg davamp：是把davamp声明为寄存器类型，类似于VHDL中的variable。
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