cacagege 发表于 2011-4-1 16:02:04

初学verilog 求救 语法问题

wire enable;
reg data;
wire #(3,4) f=enable?data:8'bz;
第三句 前面半截 wire #(3,4) f 看不懂、请讲的详细一点 谢谢哈

polozpt 发表于 2011-4-1 20:05:12

#（3,4）表示延迟，表示上升沿延迟3各单位，下降沿延迟4个单位
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