FPGA论坛解决完问题汇总帖
FPGA论坛解决完问题汇总帖 在Quartus中用MegaWizard Plug-In Manager生成的PLL如何在Modelsim中仿真 polozpt发表于 前天 23:06 | 只看该作者综合时出现了锁存器！！！！
module tr(ina,clk,outb);
input ina,clk;
output outb;
reg outb;
reg count;//clk
reg count1;//ina
reg q1;
always@(clk)begin
count<=count+1;
if(ina==1)
begin
count1<=count1+1;
q1<=ina;
end
else
begin
outb<=clk;
end
if((count==count1)&&(count1>11))
begin
outb<=q1;
end
else
begin
outb<=clk;
end
end
endmodule
哦十全发表于 昨天 11:52 | 只看该作者
一般情况下，在组合逻辑电路中要避免锁存器的产生。而你的程序中的always块是一个时钟沿触发的，属于时序逻辑电路，所有的reg型，都寄存在一个D触发器中。按理说综合时时不会报错的。建议你在always中只使用一个if语句。要是有多种判断条件你可以使用if……else if……else。
至芯汪老师发表于 昨天 23:15 | 只看该作者
HDL虽然也是代码，但是硬件毕竟不同，刚开始学习就不要只求功能，这对硬件学习者来说，是一种必定后悔的做法。
从开始就要了解自己写的代码对应什么电路，慢但是效果明显。 futrurelee发表于 2010-12-27 20:38 | 只看该作者
求助，实现fpga与摄像机通过usb连接（不用PC），需要看哪些知识？
如题，用V5的板子，要看哪些资料才能实现呢？谢谢！
至芯汪老师发表于 昨天 23:30 | 只看该作者
这个涉及主要以下几个问题：
1 摄像头的具体协议， USB可以工作在很多模式下。
2 V5的FPGA绰绰有余，甚至可以用已有的USB CONTROLLER直接上，呵呵，当然很可能没必要
3 中间通信可以用一个ASIC专门来做，更加简单
你要先看
1 你系统的需求，如功能、性能、成本等，不过用V5应该是实验板了
2 具体的相机datasheet 谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗
verilog语言, VHDL
谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗
output：是输出端口声明，在VHDL是在entity中声明。
reg davamp：是把davamp声明为寄存器类型，类似于VHDL中的variable。 强人，佩服死了。呵呵，不错啊 看问题的解决也是一种很好地学习方法 赞，，，，，，，，谢谢分享。。。。。。。。。。:lol FPGAZHAO 发表于 2014-11-23 21:43
在Quartus中用MegaWizard Plug-In Manager生成的PLL如何在Modelsim中仿真
你是说直接使用Modelsim仿真吗？？？？？？？ 这样的学习才让自己进步最大！
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