关于波形仿真的延时问题
本帖最后由 LINGON 于 2011-4-3 07:35 编辑我设计一个半加器~~~
用VHDL描述如下
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT(a,b : IN STD_LOGIC;
co,so :OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder is
SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
abc <= a & b;
PROCESS(abc)
BEGIN
CASE abc IS
WHEN "00" => so <= '0'; co <= '0';
WHEN "01" => so <= '1'; co <= '0';
WHEN "10" => so <= '1'; co <= '0';
WHEN "11" => so <= '1'; co <= '1';
WHEN OTHERS => NULL;
END CASE;
END PROCESS;
END ARCHITECTURE fh1;
基于Quartus II 9.0 波形仿真如下图
为什么会有延时呢？我看别人的例子，是没有那么大的延时的，请问各位大侠，我这是什么问题？要怎么修正？？ Quartus 里面是做的时序仿真，当然会有延时了。
使用modelsim等仿真工具做布线前的仿真，就不会有延时了。 楼上的说的在理，Quartus自带的仿真器默认的时序仿真，你可以assignment的settings中设置仿真的方式，改为功能仿真。不过功能仿真得先生成功能仿真网表。这样的仿真就不会有延时了。 回复 2# njithjw
哦谢谢:D 回复 3# 哦十全_至芯学员
我试了正如你们所说
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