Cyclone V器件中的时钟网络和PLL
Cyclone V器件中的时钟网络和PLL FPGA工程师寒假班开班了,只需20天还你一个崭新的自己。http://www.fpgaw.com/thread-84291-1-1.html Cyclone V器件中的时钟网络和PLL 静态时序分析与逻辑设计http://www.fpgaw.com/forum.php?mod=viewthread&tid=84503&fromuid=58166
(出处: 集成电路技术分享)
卡耐基梅隆大学Verilog教程
http://www.fpgaw.com/forum.php?mod=viewthread&tid=84504&fromuid=58166
(出处: fpga论坛|fpga设计论坛)
页:
[1]
