fpga论坛|fpga设计论坛's Archiver
论坛
›
FPGA资料下载
› Verilog中parameter与define的区别
王建飞
发表于 2016-1-27 19:31:22
Verilog中parameter与define的区别
zxopen08
发表于 2016-5-18 15:01:26
Verilog中parameter与define的区别
页:
[1]
查看完整版本:
Verilog中parameter与define的区别