10.双击该liushui.v 文件，则在右边的编译窗口中出现源文件的详细代码，其中的特殊字符、verilog hdl 的关键字会以不同的颜色出现，因为verilog hdl 里使用begin end 来代替C 语言中的{}符号，所以在初学者开始使用时可能很不习惯，我们也可以根据美观的审美标准进行整体宏观调整，使整个原代码看起来比较规范。而不至于调试检查时为了程序结构到处去抓虾。
11．接下来的工作是介绍一下左边工程项目框框里的各种功能指示。其中包含约束、综合、实现、配置、下载等细节，这是CPLD/FPGA 工作的基本流程，在一些高速电路和特殊处理工程中需要就里面的具体细节进行点滴的处理。以达到其设计的目的。
在这里我们不对约束做过分细微地探讨，我们直接进行下面的综合。目的就是将verilog hdl的硬件语言所描述的功能转换成硬件能识别的网表文件，然后通过JTAG 下载线将生成的目标文件*.JED 文件下载到到XC9572XLCPLD 中去。
12．点击generate programming file 选择return all,让ISE 直接产生一个可以下载的配置文件，如果我们的源文件没有语法错误、硬件没有冲突的话，编译会很快进行。并出现出现：Completed process "Generate Programming File".字样，如果有错误或是警告，则需要根据相关的提示结合到硬件的特征重新分析、查找，直到没有错误或警告为止。
以上的步骤仅仅代表完成了硬件描述语言的综合成功功能，但并不表示能立刻下载到XC9572XL 器件中去执行。因为我们还没有给器件赋管脚定义和下载目标代码。
13.a．给管脚重新管脚定义，须双击user constrants 中的assign package pings 选项，意思就是在约束项里面的重新给管脚分配定义。原来的综合没有指明具体的管脚定义，只完成了初步的编译和综合。其具体方法如下所示：
13.b.出现如下提示框框，依照里面的提示分别选择器件群族，器件类型、封装形式、速度等级，然后确定。
13.c．打开了chip viewer 对话框框就可以在左边看到有INPUT 和OUTPUT 管脚，打开下面的扩展条，可以看到里面具体的输入、输出管脚定义，用鼠标拖动里面的管脚直接到器件的引脚上面然后释放！！！（这一点比较智能化）。就可以将管脚一一定格在具体的CPLD 物理管脚上。如果需要重新调整，则需要将鼠标定格在管脚上，选择REMOVE 将管脚释放，然后重新分配。
13.d. 管脚分配好了，可以自己放大看看，ISE 以不同的颜色表示其管脚的意思。这里，兰色表示输入、输出。绿色表示复位和时钟等全局信号，如图所示。
14．然后保存，重新回到ISE 主编译环境下面，再重新编译一次，这次的编译和上次不同，这次是根据我们重新调整过后的管脚重新编译的。编译完了就可以直接利用JATG 下载芯片了。
15.a．选择generate programming file 中的configure deviece 直接就可以在线下载。出现了如下的画面，直接确定，JTAG 会进行在线扫描检测器件，直到检测到器件为止。
15.b. JTAG 经过扫描，检测到了一个XC9572XL 芯片。确定，然后选择要下载的liushui.jed 文件。再确定。
