我们再来看看Verilog HDL模块的设计流程。
下图左边是理论分析的结果，完全不需要硬件，右边基本是基于实际硬件验证的结果。
下面我们通过一个简单的例子，来说明一下验证的关系。
我们来看，例一：设计一个双输入与门组合逻辑，编写Testbench进行前仿和后仿。
本帖最后由 lcytms 于 2016-10-31 21:45 编辑
建立一个工程文件夹，到时所有的文件都放在工程文件夹的根目录下面，这样会减少很多麻烦。
然后我们启动Quartus，一定用新工程向导新建工程。
本帖最后由 lcytms 于 2016-10-31 21:55 编辑
2/5选next跳过。3/5选一款器件，比较经典的Cyclone IV E系列的256脚的EP4CE10F17C8。
4/5中仿真工具选择Modelsim-Altera，语言选Verilog HDL。选next，finish。
新建一个Verilog文件，打开new的窗口，新建一个Verilog文件。立刻另存为工程文件夹根目录下的.v文件。
进行显式建模，先写出框架。框架就可以进行分析和综合。
本帖最后由 lcytms 于 2016-10-31 22:16 编辑
写一条最简单的语句。
编写验证代码。另存为工程文件夹根目录下的.v文件。
回顾前面PPT中的Testbench介绍。
