FPGA初级课程第十四讲 PLL
FPGA初级课程第十四讲 PLL
Hi，大家好！我是至芯科技的李老师。
今天讲课的题目是：PLL。
本节课我先简要地介绍一下PLL（锁相环）的基本概念，然后实际演示一下应用PLL（锁相环）IP核来进行锁相环逻辑电路的建模与仿真，并通过仿真查看效果。
我们打开至芯科技编写的《10.炼狱传奇-锁相环之战.pdf》文档。
经过前面的学习，相信大家已经掌握了软件的基本操作和设计的基本流程，接下来我们开始学习FPGA片内时钟管理单元PLL，该单元可以实现系统时钟的分频、倍频，是FPGA设计开发必备组件之一。
我们在第九讲和第十讲到了分频器和任意分频器。
使用锁相环IP核，我们可以轻松地实现各种分频功能。
而实现倍频则不是那么轻松的事情了，但是借助于已经编制好的锁相环IP核，我们同样也可以轻松地实现各种倍频功能。
恰当地使用各种已有IP核资源，能使您的设计事半功倍，实现高效开发。
下面我们就来使用锁相环IP核设计一个既有分频也有倍频的逻辑，将板载的50MHz时钟输入信号变成25MHz和100MHz输出信号。
PLL（锁相环）的基本概念既然已经清楚，我们下面来进行系统设计。
命名PLL（锁相环）的逻辑为my_pll。后面还要建一个pll逻辑用于调用这个my_pll逻辑。
my_pll架构图如下所示。
新建工程文件夹pll。
打开Quartus II软件，打开新工程向导。
新建逻辑模块pll.v。
搭建逻辑框架。
module pll (clk, rst_n, clk_25M, clk_100M, locked);
input clk, rst_n;
output clk_25M, clk_100M;
output locked;
endmodule
进入主菜单选择IP核管理界面。
IP核管理界面p1。
默认为新建，点击Next。
本帖最后由 lcytms 于 2016-11-17 16:41 编辑
IP核管理界面p2a。
在左上方搜索框内输入pll，点击下方出现的ALTPLL，右侧矩形框内输入输出文件的名称my_pll，点击Next。
IP核管理界面p3。
修改输入时钟为50 MHz，与至芯科技ZX_1开发板保持一致。点击Next。
IP核管理界面p4。
默认选中areset项和locked项。点击Next。
