zhiweiqiang33 发表于 2016-12-22 14:20:17

什么是可综合的verilog语句？

什么是综合？为什么要编写可综合模块？

zhiweiqiang33 发表于 2016-12-29 17:53:02

谁会这个问题；帮助解答；

zhiweiqiang33 发表于 2017-2-24 11:16:11

寇老师 帮助解答 ；；谢谢

陈飞龙 发表于 2017-2-24 11:50:49

综合就是把你写的rtl代码转换成对应的实际电路。不可综合，是指找不到对应的“门”器件来实现相应的代码。比如#100之类的延时功能，简单的门器件是无法实现延时100个单元的。还有打印语句等，也是门器件无法实现的。:lol:lol:lol
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